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Standard

IEEE 1800-2017

Revidiert

Anmerkung: Jetzt in der Überarbeitung: IEEE 1800-2023

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Bestehende oder zukünftige Amendments und Versionen müssen separat erworben werden.

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Zusammenfassung

Revision Standard - Superseded. The definition of the language syntax and semantics for SystemVerilog, which is a unified hardware design, specification, and verification language, is provided. This standard includes support for modeling hardware at the behavioral, register transfer level (RTL), and gate-level abstraction levels, and for writing testbenches using coverage, assertions, object-oriented programming, and constrained random verification. The standard also provides application programming interfaces (APIs) to foreign programming languages.

Produktspezifikationen

  • Standard von IEEE
  • Ausgabedatum:
  • Dokumenttyp: IS
  • Seiten
  • Herausgeber: IEEE
  • Lieferant: IEEE
  • ICS: 35.060
  • Nationales Komitee: IEEE Computer Society / Design Automation

Produktbeziehungen